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数电第1-4章(10级)


第 1 章 数字电路基础
§1.1 概 述 §1.1.1 模拟信号 与 数字信号

1、模拟信号——连续变化信号,如:正弦交变输入
电压 uI ; 模拟电路——用于产生、传递、加工、处理模拟信号 的电路。例如:放大器、运放、正弦波振荡器,等等。

2、 数字信号——从信号幅度对时间的变化关系看,
信号是离散的,例如:矩形波脉冲电压 uO。 数字电路——用来产生、传递、加工 or 处理数字信 号的电路。如:逻辑门电路、触发器、存储器,等等。

数字电子技术:分析、研究数字逻辑电路/器件的
一门电气信息类本科主要专业基础课。 数字逻辑电路 / 器件现已制备成数字集成电路(数字 IC) ,供工程中选用。

逻辑:数字电路输入与输出之间的函数关系。 §1.1.2 数字电路特点 1、二值数字逻辑
数字电路用“0”和“1”表示信号。0、1 称为逻辑 0、 逻辑 1,它们是二值数字逻辑,反映在数字电路中为:低 电平 or 高电平。
1

例如

TTL 电平与电压值之关系(正逻辑体制) 电压 3.6 V 0.3 V 逻辑值 1 0 电 平 H(高电平) L(低电平)

负逻辑则与之相反:1 ~ 低电平,0 ~ 高电平。 电平: 某一定范围内电压值。 如: 高电平: 1.8 V~5.0 V。

2、数字电路特点
1)基于 2 种对立状态 例如:事件的是与非、开关的开与关、电平的低与
高,等等。数字电路中用了半导体器件的开关特性——二 极管、三极管(含 BJT、增强型 MOSFET)的导通 or 截 止状态,此 2 状态恰为二值变量,即: BJT 导通 or 截止状态,用二进制数“0”or“1”表 示。所以,数字电路一般用 2 进制数值。

2)抗干扰能力较强,精度较高 ∵ 处理的二值电平,不易受外界干扰 ∴ 抗干扰能力较强
常用增加 2 进制数的位数,提高数字电路精度。

3)长期存储,保密性好
微机(内部主要是数字电路)内的存储器保存大量信 息,且调用方便。信息能长期保存及处理,难能可贵; 作加密处理 (密码、 通行号等) —→信息不易被窃取。
2

4)通用性强
用标准数字部件(通用 MSI、LSI) 、可编程逻辑器件 (PLD)设计各种数字系统—→设计方便、使用灵活。

§1.1.3

数字 IC 发展与分类 表 5 类数字 IC 规模及其分类
晶体管数目 至多 10 个 10~100 100~1000 1000~106 106 以上 典型的数字 IC 门电路、小触发器 全加器、译码器 小型存储器、门阵列、 大型存储器、 微处理器 PLD、多功能 IC

分类 SSI MSI LSI VLSI ULSI

§1.1.4

数字电路分析

研究对象——分析数字电路输入/输出(I /O)之间 逻辑函数关系,即电路逻辑功能; 分析工具——逻辑代数(Boole Algebra) ; 分析数字电路逻辑功能:用逻辑函数、特性表、真值 表、卡诺图 or 波形图等方式。

例 1-1 某正逻辑电压 uO 的波形图如黑板所示,写
出其相应逻辑值 1、0(对应于标号) 。

§1.2

数制、码制

编码——已赋义的一组 2 进制代码,如:8 位 2 进制
3

码组: “1010 1011”被赋予特定含义; 码制——用编码规则表示某一数值, 如二 - 十进制编 码(BCD 码) ; 数制—选定某一计数体制表示数值, 如 2、 16 进制等;

§1.2.1 常用计数制及其互换 一、2 进制
2 个数字符号:0、1,计数规律:逢 2 进 1,1+1, 本位复 0,且向高位进 1。 2 进制数的位权展开式:
?m

(N)2= ? k 2
n ?1 i

i

式中:Ki 系数;2:进位基数;2i :第 i 位的位权;n、m 分别表示: “

.”前、后的位数。

任意一个 2 进制数按其位权展开,都可转换为 10 进 制数。如:(11.1)2=(1×21+1×20+1×2-1)10=(3.5)10

二、16 进制

16 个码:0,1,2,3,4,5,6,

7,8,9,A(10) ,B(11) ,C(12) ,D(13) ,E(14) , F(15) ,计数规律:逢 16 进 1,即 F+1=10。16 进制数 位权展开式:
?m

(N)16= ? k 16
n ?1 i

i

1 位 16 进制数和 4 位二进制数之间的互换规律: ∵ 进位基数 16=24 ∴ 2 进制与 16 进制转换采用:
4

2 进制数整数部分:从低位起每 4 位分成一组,最高位一 组不足 4 位,左以 0 补足;小数部分:高位起每 4 位分一 组,最低位一组不够 4 位,右用 0 补足,然后依次用 1 位 16 进制数替换全部各 4 位二进制数。反之亦然。例如: (111 1010 0101 . 0110 11)2=(7A5. 6C)16 反之,可将 16 进制数—→2 进制数。如: (68A . 2C)16=(11010001010 . 001011)2

三、2 与 10 进制数之互换 例 1-2 将(1101 . 101)2 转换成 10 进制数。 解:用位权展开式:(1101. 101)2=1×23+1×22+
0×21+1×20+1×2 1+0×2 2+1×2 3=(13. 625)10
-

例 1-3① (110 1011 1101 . 0111 10)2=(6BD.78)16 ;
② 将 10 进制数(13 . 625)10 转换为 2 进制数。

解:② 分整数、小数 2 部分:整数部分除 2 取余;
小数部分乘 2 取整。 答案:( )10

习题:P. 34~ 1-1;1-2;1-4;1-5
§1.2.2 编 码 一、设编码总数为 N,则 2 进制数位数 n 需满足:
2 ?N
n

(4)

意义:满足式(4) ,才够编码。
5

如:N=108,则 n?log 2108,取 n=7 。 二、 二 — 十进制编码(BCD 码)
用 4 位 2 进制数表示一位 10 进制数。

∵ 4 位自然 2 进制数 A、B、C、D 可组成 16 个码
组,见黑板。

∴ 取哪 10 个码组,就有若干种方案。常用 BCD
码见 P.6 表 1-3,可见:

1、8421 码取前 10 个;余 3 码取中间 10 个。故:
8421 码+0011=余 3 码;

2、格雷码(Gray 码) :相邻 2 个码组只一位有别; 3、 代码每位都有固定权值, 称为: 有权码, 如 8421、
2421 和 5421 码;若代码每位无权值,则为无权码,余 3 码、格雷码:无权码。

4、美国标准信息交换码(ASCII) ,用 7 位二进制
码表示,编码表见附录 A,微机中常用。 P6:表 1-3
编码种类 十进制数

常用二-十进制编码表
2421 A码 5421 码 余3码 格雷码

8421 码

0 1 2 3 4 5 6 7

0000 0001 0010 0011 0100 0101 0110 0111

0000 0001 0010 0011 0100 0101 0110 0111
6

0000 0001 0010 0011 0100 1000 1001 1010

0011 0100 0101 0110 0111 1000 1001 1010

0000 0001 0011 0010 0110 0111 0101 0100

8 9 权

1000 1001 有

1110 1111 有

1011 1100 有

1011 1100 无

1100 1101 无

§1.3

逻辑代数(布尔代数)
F=f(A,B,C,?)

一、 设 A, B, C, ?为逻辑变量, 则逻辑函数 (逻函) : 式中:A,B,C,?及 F 都是 2 值变量。

二、在数字电路中,输入变量:条件,输出逻函即
结果,故布尔代数是研究数字电路因果关系之数学工具。

§1.3.1

3 种基本运算

5 种常用运算

1、3 种基本逻辑运算 1)与运算 用开关及小灯泡逻辑关系模拟。设开
关 A、 B 为输入, 灯泡 F1 为输出, A、 B 合上、 F1 亮为 “1” , 可列真值表: A 0 0 1 1 B 0 1 0 1 F1 0 0 0 1

抓“1”写式,得 F1=A·B 。
7

式中“· ” :逻辑乘; “与”逻辑关系表述为:只有条件 A 与 B 都满足,灯亮这事才成;逻辑符号如黑板图。

2)或运算 开关电路如图,设开关 A、B 合上、
F2 亮为“1” ,列真值表: A 0 0 1 1 B 0 1 0 1 F2

第一行抓“0”写式,或者直接由逻辑关系,得 F2= A+B 。 式中“+”号:逻辑加;或逻辑关系:只要 A 或 B 中有 一条件具备,灯亮这事就成;逻辑符号见图。 显然: 与、 或逻辑关系可推广到 3、 4 个自变量的情形。

3) 非运算 开关电路见图,图中:J—继电器; NC
—继电器常闭触头(线圈通电:NC 断)。假设如前,列表: A 0 F3

8

1 由表得 F3= A 。顶置“—” :逻辑非;逻辑符号图。

2、5 种常用逻辑运算
1)与非; 2)或非; 3)与或非; 4)异或; 5)同或。注意:逻辑口诀! §1.3.2 基本公式 常用公式(PPT19) 一、 基本公式(表 1-9) 前 3 组都用代入法说明。 证:分配律右式。 二、常用公式(表 1-11) 证:吸收律(3) ; 证:吸收律(4) 。 例 1-4 用真值表证:反演律左式。 真值表:输入及输出逻辑值一一对应之表。

§1.3.3

基本规则

一、代入规则
任意一个逻辑等式,式中用同一变量代以同一逻函, 此式仍相等。

例如:反演律左式: AB = A + B ,若用 F=BC 置
换式中变量 B, 则左边:ABC = A + B + C ; 右边:A + BC = A + B + C ,显然:左=右。

二、反演规则

设 F,求 F 。规则:

原变量←→反变量; “· ”←→“+” ; “0”←→“1”
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如:F=A B + A B=A⊕B
则 F =( A +B) (A+ B )= A B +B A=A⊙B。 既说明:同或、异或互为反函数,又验证反演规则之正确 性。实为求“非”规则!

三、对偶规则 设 F,求对偶式 F ? 。规则:
“· ”←→“+” ; “0”←→“1”

例:若 F=A( B +C) ,则 F ? =A+ B C。 §1.4 逻函建立 逻函表示方式 建立逻函:工程中为解决某一问题,需研究因变量
与自变量之间的逻辑关系,即建立相应的逻函。

方法:先据题义,确定自变量、因变量—→然后分
析因果关系,列出真值表—→最后由表写式。

例 1-5 有一水塔,用一大一小 2 马达 MS、ML 驱动
2 水泵向水塔注水。当水位降至 C 点时,只要 MS 单独驱 动小水泵注水;水位降至 B 点时,仅用 ML 驱动大水泵注 水;水位降 A 点时用 2 台马达一起注水。设计一个控制 MS、ML 注水之逻辑电路。 (图:PPT23)

解:1)设水位 C、B、A 为输入变量,降至 C、B、
A 某点时取逻辑“1” ;马达 MS、ML:逻函,启动为“1” 。

2)列真值表
A 0 0 B 0 0 C 0 1
10

MS

ML

0 1

1 1

1 1

3)抓“1”写式:
MS= A B C+ABC=C (A⊙B) ML= A BC+ABC=BC

4)逻辑电路(见黑板)
可见:同一逻函可用真值表、逻表式和逻辑图表示, 且彼此等价,可互换。此外,逻函还用卡诺图表示。

题: P35~~ 1-6(1)、 (3) ; 1 - 8; 1-9; 1-10(1)、 (3)、 ( 5) 。 §1.5 化简逻函
§1.5.1 逻函最简式

1、意义 化简后:1)用门较少,经济性↑; 2)电路连线简洁,出错概率数↓。
随着 PLD 产品开发,化简虽然用得有限,但它对准 确列写逻表式,设计 MSI、LSI 却不可或缺。

2、何为最简?
同一逻函可写成不同结构的式子。如: 与或式:F1 =A B +B C 或与式:F2=(A+B)( B + C )=A B +B C

∵ 虽 F2=F1,但 F1 比 F2 简洁,不仅可从真值表
直接写出,而且从与或式易识别是否最简
11

∴ 化简:指化为最简与或式。
最简标准:1) 含与项最少;2) 各与项含变量最少。

§1.5.2

公式化简法(代数法)

反复运用公式, 不断消去逻函中冗余与项及各与项中 多余变量—→获得最简与或式。 公式法无固定步骤,现用例 1-6 说明之。

例 1-6 用公式法化简: F1=(AB+ A B )C+(A B + A B)C; F2=A B +AC B D(E+F); F3=AB+ A BC+ B ; F4= A BC+AC+ A B C +A B +BC+AB+ A B C。 例 1-7 将 F5=AB+ A B 变换为 与非-与非式,
全用与非门实现,画逻辑图(允许输入有反变量出现) 。

解:板书。 § 1.5.3 卡诺图化简法(图形化简)
直观、方便;只要方法对,所化即所得。

卡诺图:特定方格图,用以表示逻函。 注意: 图中每一方格代表 n 变量逻函的一个最小项。 1、最小项及其性质 1)n 变量逻函之最小项 特征:① 与项; ② n 变量以原变量 or 反变量出
现,且仅现一次。
12

判断 : 以下 与 项是否为 F = f(A,B,C) 的 最小项 : A BC、AC、 A B C 、C、1 ? n=3 的逻函 f(A,B,C),共有 23= 8 个最小项,黑 板上列出: A B C , A B C,?,记为 m0,m1 ?;取值。 2)最小项性质 ① 每一最小项 mi 分别对应 n 个变量的一组取值, 使该 mi 之值为“1” ; ② 全部最小项之逻辑和为“1” ; ③ 任意两个最小项之乘积等于“0” 。 4 变量逻函 f(A,B,C,D)共有 24=16 个最小项,见
黑板上简要罗列。

3) 将逻函写成最小项表式 例:设 F=f (A,B,C)= A C+AB,则 F= A C(B + B )+AB(C+ C )=∑m(3,1,7,6) 2、卡诺图形成—铰链展开术 1) 2 变量逻函卡诺图; 2) 3 变量逻函卡诺图; 3) 4 变量逻函卡诺图。
化简只用:3 变量、4 变量卡诺图。

4)用卡诺图表示逻函 ∵ 既然任一逻函可写成最小项表式,而卡诺图中
每一方格, 均表示一个最小项 (即: 全部最小项尽显图中)
13



可用卡诺图表示逻函,方法:式中有最小项的

方格填“1” ,无最小项者填“0”or 空着。

例:F6=f6(A,B,C,D)=
= ABCD ? ABCD ? ABCD ? ABCD =∑m(4,5,9,15),可填图。

若:逻函中所有与项并非全为最小项,亦可直接填 图。 如 : F7 = f7(A,B,C,D) = AB ? ACD ? AD + BCD +
A B CD,试填图之。

3、卡诺图法 化简步骤 1)填图 方法如前。注:区分 3 or 4 变量填图。 2)画圈 一般:用圈“1”法。以 4 变量(n=4)
逻函为例:

圈“1”次序:16→8→4→2→1(阿数:所圈格 数) ;每个“1”均需圈到,每圈至少有一新“1” 。 3)写式 将每圈公因子组成的与项相“+” 。 例 1-8 化简: F7= AB ? ACD ? AD +BCD+A B CD。
答案:F7=D+AB 。

例 1-9 化简 F8=∑m(0,2,8,10) 。
答案:F8= B D 。

例 1-10 化简 F9=f9(A,B,C)=∑m(0,1,2,3,
5,7) 。 答案: A +C
14

题:P35:1-11(1) 、 ( 3) 、 ( 5) ;1-12(前 4 小题) ;1-13(后 4 小题) 。 §1.6 带无关项逻函化简
工程中有一类函数, 它们在变量某些取值下函数值任 意,or 某些自变量取值组合根本不会出现,故将这些变 量取值对应的最小项称为:无关项“ф ” ,即: 无关状态 (无关项) 取 “1” 、 “ 0” 无关紧要, 取为 “ф ” , 不影响函数值,且可利用“ф ”化简。如:例 1-5 水塔 注水控制逻辑: 例 1-5
A 0 0 0 1 0 1 1 1 B 0 0 1 1 1 0 0 1

完整真值表
C 0 1 1 1 0 0 1 0 MS 0 1 0 1 ML 0 0 1 1

有用状态:黑笔;无关状态 ф:蓝笔

用卡诺图化简时,方格填“ф”者,需要时圈“1” , 不要时作“0”处理。故用卡诺图法,此逻函化简为: MS=A+ B C, ML=B 两式比前简洁。再举例:利用“ф”化简逻函。
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例 1-11 用卡诺图化简具有“ф”的逻函: F=f(A,B,C,D)=∑m(0,2,5,8,15)+ +∑ф (7,10,13)。

解: ∵

F 是 4 变量逻函

∴ 在 4 变量卡诺图上, 将 F 的最小项方格填 “1” ,
无关项方格填“ф ” ,见黑板。再利用“ф ”画圈,得:

F= B D ? BD 。 §1.7 半导体器件 §1.7.1 半导体 1、本征半导体
半导体:导电能力介于导体与绝缘体之间的一类物质; 半导体材料:硅 Silicon:Si;锗 Germanium:Ge; 半导体器件:用硅、锗等半导体材料,通过一定工艺 流程,制备出晶体管和集成电路芯片。例如:二极管、晶 体三极管(包括 BJT、FET)、IC 等。 本征半导体: 高度提纯、 结构完整的半导体材料, 如: 本征 Si、本征 Ge 。

2、硅、锗原子简化模型 见黑板,可见: 1) 突出 Si、Ge 均 4 价元素; 2) 简明扼要。 3、自由电子、空穴 试比较:
16

导体导电:电子在导体晶格中自由移动~~自由电子; 半导体:自由电子和空穴同时参与导电。 为熟知半导体导电性能,先了解:

1) 本征 Si(Ge)中的共价键结构 由左图:
①每一个价电子与相邻原子一个价电子构成共价键; ② 每一原子为:拥有 8 个共有电子的较稳定结构; ③ 共价键之价电子,不易挣脱原子核束缚。

2)导电情况
① 0 K 时,无外界能量激发,价电子不能挣脱原子 核束缚,即使施加外电场 E 外,也无电流产生; ② 受激发(加 E 外 or T↑or 光照等) 半导体激活能:Eg(Si)=1.1 eV;Eg(Ge)=0.68 eV。

a、 自由电子 价电子获足够激活能—→挣脱束缚→
→成为自由电子—→相邻价电子依次填补, ?—→形成电 子流,方向:逆 E 外 向!

b、空穴 同时价电子留下空位—→相邻电子依次
填补,? —→形成空穴流,方向:与 E 外 同向!

3) 结论
① 半导体导电时有 2 种载流子:带“-”电的自由 电子、带“+”电的空穴,二者同时参与导电(有载流子 定向迁移—→电流); ② 在一定的温度下,本征 Si(Ge)中电子-空穴对的
17

产生与复合相对平衡,数目相对稳定。

§1.7.2

杂质半导体:掺杂的半导体

1、本征 Si(Ge)电导率很小,近乎绝缘体,不能用
来制备半导体器件。但掺入微量、合适的其它元素后,导 电能力会↑↑。

2、杂质半导体(P.19)
N 型(掺 5 价元素磷) P 型(掺 3 价元素硼) 只要掺杂量为原子密度的 1/106,则自由电子(空穴) 数量比掺杂前净增 106 倍[P.19 下方注释㈠] 符号 多子:电子;少子:空穴 状态
多子:空穴;少子:电子

呈电中性(正、负电荷量相等)

§1.7.3 PN 结之单向导电性 1、载流子两种运动 1) 扩散运动 同一种载流子浓度差产生,特指:多
子运动。

2) 漂移运动 内电场 E 内 引起,专指:少子运动。 2、PN 结形成 图示: 1)多子扩散 将 P、N 型半导体结合,结交界处 2
侧,有浓度差—→多子向对方区域扩散—→越过交界面, 复合之—→P、N 区分别留下不能移动负离子㈠、正离子
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⊕—→形成内电场 E 内

,方向:N 区—→P 区。

浓度差越大,扩散越烈,E 内 就越大。

2)漂移 与此同时,E 内 阻挡多子扩散,但有利于
少子漂移—→结宽 dh0 稍变窄。

3) PN 结形成 多子扩散与少子漂移,相互促进、
制约—→最终达到动态平衡—→至此 PN 结形成。 几个等价(∽)术语:dh0 内—— 空间电荷区(正、 负离子区)∽耗尽层(区内多子耗尽)

∽势垒区(E 内 阻挡多子扩散)。 ∵ 少子很受温度影响,若温度↑→少子数目↑↑ ∴ 半导体导电的特点:极受温度影响(陡增少子 漂移↑↑) 。 3、PN 结特性—单向导电性 1)正向特性 正向偏置(正偏):P“+” ,N“-” E 外、E 内 反向—→E 内↓,结宽 dh0↓,扩散易进
行,形成的 IF 较大(mA) ,称:导电能力较强;

2) 反向特性 反偏:P“-” ,N“+” E 外、E 内 同向—→E 内↑,dh0↑,多子不易扩散,
可是有利于少子漂移, 但少子毕竟少, 形成的 IS 较小 (μA) , 谓之:导电能力较弱。注意:IS 随 T↑急剧变化!

● 单向导电性

PN 结正偏时, 正向电流是扩散

电流, 数值较大, 它导电; 反偏时流过的电流为漂移电流,
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其值很小,视为不导电(截止)。

3) PN 结伏安特性式(一只二极管:一个 PN 结) 二极管符号:大箭头指向即为 PN 结正偏方向! ① 二极管方程式 i=IS(e u/UT-1) P21:式(1-7)
式中:u 参考方向为 P“+” ,N“-” ;i 方向:从“+” 流向“-” ;IS:反向饱和电流;UT=kT/q:温度电压当 量,此处:k 为玻耳兹曼常数,T 热力学温度,q 电子电 荷量,室温(≈26.7? C)时:UT≈26 mV。

题:1-14;1-18:(1)~(4);补 1;补 2。
补 1 将题 1-11 (5) 的化简结果变换为与非-与非式,
全用与非门实现,画出逻辑图(允许输入端有反变量) 。

补 2: 半导体导电的重要特征是什么?半导体导电之
特点又是什么?

小结:一只二极管即一个 PN 结,故有: ● 二极管单导性:正偏导通,反偏截止。 ● PN 结的伏安 (VA) 特性 ● 理想二极管概念: 正偏导通时内阻 r = 0;反偏截止时内阻 r →∞。 or:加正向电压,端电压 0 V ∽ 开关接通; 加反向电压 ∽ 开关断开。 ② PN 结电容效应
20

a、势垒电容:外加电压大小变化,空间电荷区宽度
随之改变,即电荷量随外加电压之变而变呈现出电容效 应,用 CB 表示。与平板电容器相似。

∵ 势垒区即高阻区,相当于绝缘介质,而 P 型、N
型半导体电阻很小,相当于金属极板

∴ 势垒电容计算式与平板电容器的相似: CB=εS/4πd 式中:S、d 依次为 PN 结截面积、结宽,ε 是半导体材料
的介电常数。

b、扩散电容 CD
由 PN 结正偏,多子扩散引起的电荷积累产生。

c、PN 结结电容 CJ:势垒电容 CB+扩散电容 CD:
CJ=CB+CD PN 结正偏时,CJ 以扩散电容 CD 为主;反偏时 CJ≈ CB。因为 CB、CD 都很小,对结面积较小者的 CB、CD 值 ≈1 pF(1 pF=10-12 F) ,面积较大者:几十~几百 pF。 只有高频电路中,才计及 CJ 之影响。

§1.7.4 实际二极管 结构/类型 PPT43 1、类型 1)点接触 a) 结电容 CJ 很小,用作高频检
波、开关元件;2)面接触型 b)、c) CJ 大,用于整流元件。 分类:硅(Si)管、锗(Ge)管。 符号 d):注意大箭头指向!
21

2、二极管伏安(VA)特性 图 1-23
与 PN 结特性之别:

① 正向区 死区电压: Uth(Si)≈0.5 V; Uth(Ge)≈0.1V。 ② 反向区 小功率管反向饱和电流 IS(Si)<1 μA; 而
IS(Ge)约几十 μA。

③ 反向击穿区 反向击穿电压 UBR 一般为几十伏,
为可逆性击穿(硅稳压管工作区)。 但热击穿将造成永久损 坏 (因器件过热烧坏)。

据 VA 特性:实际二极管正偏导通:UD(Si)=0.7 V,
UD(Ge)=0.3 V;反偏截止,IR 很小。

3、二极管开关特性/理想二极管 1) 静态开关特性
由上述知: 二极管正偏时, 特性曲线陡峭且压降较小, 故视为:闭合开关; 二极管反偏截止,IR 很小,故看做:断开的开关。

2) 动态开关特性
外加电压忽由反—→正向,要等到 PN 结内建立起足 够电荷梯度才有扩散运动,故:正向电流稍滞后; 外电压突由正—→反向, 存储电荷 散,反向电流速减至 0。

∵ PN 结尚有一定数量的

∴ 较大瞬态反向电流流过,随之存储电荷消

总之:二极管动态过程中,内部电荷建立和消散都
22

需时,此时间虽短(≈几 ns),但毕竟存在,所以:延时效 应影响管子开关速度。

3) 理想二极管
正偏导通,内阻 r = 0;反偏截止,r →∞。

or 表为:加正向电压,端电压 0 V ∽ 开关接通; 加反向电压 ∽ 开关断开。
正偏(导通)内阻 r = 0;反偏(截止)内阻 r →∞。

4、两种特殊二极管 1) 稳压二极管 PPT45
伏安特性、符号和稳压电路见图。实际上,它利用反 向击穿区③:反压?击穿电压 UZ 后,③区特性曲线陡峭, 即:电流很大范围内变化时,端电压几乎不变—稳压。

∴ UZ:稳定电压。工作在③区:只要反流不超过最
大稳定电流 IZmax, 就不会热击穿, 因此稳压电路中须串一 限流电阻 R,稳压管用“VS”or“VZ”标注。

2)发光二极管(LED)
把电能—→光能的半导体器件。 它既有实际二极管的 VA 特性,又:加正向电压时,发出一定波长可见光的性 能, 光彩清晰悦目。 工程中有橙红色、 绿色、 黄色的 LED。 图为 LED 符号。

23

LED 工作电压:1.5~3.0 V,工作电流:<10 mA。用 LED 可组成 7 段字形显示器,即半导体数码管,将在§ 3.4.4 介绍。

例 1-11 理想二极管电路见图, 当 uI1 和 uI2 为 0 V or 5 V 时,求 uI1、uI2 为不同组合时的 uO 值。PPT47 解:1) 列表分析:设 VCC=5 V uI1 / V uI2 / V uO /V
0 0 5 5 0 5 0 5

2)实为:二极管门电路,但是什么逻辑门? §1.7.5 双极型晶体三极管(BJT) 1、结构 电流控制器件。要起电流控制作用, 仅 2 区、2 极不够,还须第 3 区、第 3 极:三极管。
BJT 结构:用合适的工艺,在同一块 Si(Ge)晶片上 做出三极管,如图示:PPT48

1) 3 区 3 极 2 结:3 个区分别为发射区、基区、集 电区,各引一电极:发射极 e、基极 b、集电极 c,其间 形成 2 PN 结:即 e 与 b 区交界处的发射结 Je;c 与 b 区
交界的集电结 Jc ——纵向 NPN 管。

同理:用不同掺杂材料扩散 3 个区,可制备 PNP 型
24

BJT,所以构成 2 种不同类型的 BJT:NPN 和 PNP 型。

图示:NPN、PNP 型 BJT 符号,用“V”表示。 注意符号:发射极箭头是 Je 的正偏方向! 2) 内部条件 3 区尺寸、掺杂浓度:b 区最薄,且掺杂浓度最低,c 区较高,e 区最高 ——内部条件。
然而,NPN、PNP 型 BJT 几乎有相同特性,仅工作 时各极电压极性和电流流向有所不同。

2、BJT 的流控电流作用 1)内部载流子传输
以 NPN 型 BJT 为例:结构突出 2 结,逆时针旋转 90 o 放置:

(1) 2 结不加电压—→结上为不能移动的正、负
离子—→净电流=0;

(2) 2 结加 VEE、VCC VEE—→Je 正偏—→Ee↓,VCC—→Jc 反偏—→Ec↑,
管内载流子经历如下过程:

① e 区发射电子 ∵ Ee↓且浓度差很大 ∴ 大量电子渡越 Je 扩散至 b 区—→形成 e 极电流 IE, 方向:流出 e 极; ② b 区复合 大量电子注入 b 区后, 只有极少数 ? 流入 b 极; 与 b 区空穴复合, 随之消失—→产生电流:I B
25

③ c 极收集 绝大多数电子在强 EC 吸引下,到 达 c 区—→形成 ICN,方向:流入 c 极。
因此,对于多子扩散:
? +ICN IE= I B 2)电流分配关系

(*)

? +ICN (*) 一方面,对于多子扩散,有:IE= I B

另一方面:Jc 反偏,c 区少子“○” 、b 区少子“· ”

EC 下,有复合—→带来漂移电流,红笔标注。这电 流取决少子浓度和温度, 称为: c-b 极间反向漂移电流 ICBO (∽二极管 IS) ,其值很小,对放大作用无贡献,但受 t℃
在强 影响较大。

题:P36~~ 1-15;1-16; 补 3 对照 NPN 型 BJT 内部载流子传输图,分析:
? 、IE 方向如何? 若为 PNP 管,扩散的是什么流?ICN、 I B

是否仍有式(*)? 对照 NPN 管内部载流子传输过程(黑板图) ,各电极 电流应满足基尔霍夫定律: IE =IC+IB 电流分配关系 (10)
? -ICBO。 式中:集极电流 IC=ICN+ICBO,基极电流 IB= I B

(1)电流放大系数 α、β 传输图:b 极是公共端,称为:共基(CB)接法。
26

取 ? 表示直流(DC)电流放大系数,定义:

? =ICN /IE
+ICN 、式(11) ,得:

0.95~0.995

(11)

? 表明: IE 中有 95%以上电子被 c 极收集。 据式(*): IE= I B ? =IE-ICN=(1- ? )IE IB ? 之比: 则 ICN 与 I B ? = ? /(1- ? )= ? ICN / I B

(12) (13)

∵ ? 表示:c 区收集电子与 b 区复合电子之比 ∴ 称: ? 为共射 DC 电流放大系数(19~199),它 ? 的 19~199 倍! 表明:ICN 是 I B 定义:交流(AC):β=iC / iB;α=iC / iE ∵ AC、DC 放大系数相差无几 ∴ 工程中混用,即 ? ≈β, ? ≈α 。 (2)集-射反向穿透电流 ICEO
据传输图、式(11~12),得:

c 极: b 极:

IC=αIE+ICBO
? -ICBO=(1-α)IE-ICBO IB= I B

(14) (15) (18)

从式(15)中先解出 IE,再将 IE 代入式(14),得: IC=βIB+(1+β)ICBO=βIB+ICEO 式中 ICEO=(1+β)ICBO:是穿过 2J(c-e)之反向电流, 故:ICEO 称为集-射反向穿透电流,因由少子漂移引起, 很受温度影响!
27

●归纳: ① ∵

∴ BJT 有电流放大作用; 另有:电流分配关系式:iE=iC+iB,式中 iE、iC、
β=iC / iB

iB 依次为射极、集极、基极电流瞬时值。

② BJT 放大作用(电流控制作用) 传输图上:
靠多子从射区、经由基区传输到集电区,同时少子穿 透 2J 实现(双极型器件) 。这时管子既要满足内部条件:

e 区掺杂浓度>>b 区,b 区极薄;又须满足管子赖以放
大的外部条件:Je 正偏、Jc 反偏。

∴ 依据 α=iC /iE;β=iC /iB 之关系,只需改变 iE,
就可控制 iC,or:只要稍变 iB—→就有 iC 较大的变化。

③ BJT 接法(组态)
三极管哪极是输入/输出之公共端, 就是共哪极组态。 于是乎,根据公共电极之不同,区分 3 种组态:

a、共射接法(CE 组态) P26:图 1-28; b、共基接法(CB 组态) 传输图;图 1-29a; c、共集接法(CC 组态) P27:图 1-29b。

3、共射组态 BJT 的特性曲线
仍以 NPN 管为例,接成 CE 电路,测得:

1)输入特性 iB=f1(uBE)︱uCE=Const. ① uCE=0 V c-e 极间∽短路,2 结并联、正偏,
此时:输入特性同于 VD 正向特性 — 1 线;
28



② uCE=1 V uCB=1 V-0.7 V=0.3 V,JC 转为反 偏,c 区强拉电子能力↑,b 区电子复合数目↓,故:同 ﹟ 一 uBE 下,iB↓,曲线右移 — 2 线; ③ uCE>1 V 后 反偏 JC 已足以把绝大多数电子强 拉至 c 区,这时再 uCE↑,b 区复合无明显↓,故:uCE ﹟ =10 V 的那支,紧挨 uCE=1 V 曲线 — 3 线。 工程中用 uCE=1 V 的那支, 作为 BJT 输入特性曲线。 2)输出特性 iC=f2(uCE)︱iB=Const.
仍旧以 NPN 管作例:每每固定 iB,得一簇曲线,就 是 BJT 的输出特性。其上划分 4 个区域:

Ⅰ:截止区
际上 iB=0 时,由:

iB=0 的一支曲线与横轴所夹。实 iC=β iB+ICEO
(18)

得 iC=ICEO

∴ 由输出特性可以截得:ICEO ! 特征:iB<0,Je 反偏,uBE<0 V;uCE>0 V,uCB =uCE+uEB>0 V,Jc 反偏 — 2J 反偏。 Ⅱ:放大区 每每固定 iB,iC 基本恒定,得一簇水 平略上翘曲线,此宽广区域即放大区:体现 iB 控 iC 作用。 ∴ β≈ ? =iC /iB∣Q,线性放大,Q:静态工作点,
概念:管子 DC 量决定的一点。例如:Q(UCE,IC) 。

特征:Je 正偏,Jc 反偏(传输图偏置电压,即为管
子处放大区的外部条件) !
29

Ⅲ:饱和区 各支曲线起始段与纵轴所夹区域 特征 ∵ iB>0,uBE=0.7 V,Je 正偏;uCE<0.7 V, uCB=uCE+uEB<0 V,Jc 也正偏 ∴ 2J 正偏。
饱和管压降 UCES=0.1 V~0.3 V(小功率管) ;UCES=1 V 以上(大功率管) 。

注意:Ⅰ、Ⅲ区:数字电路稳态工作区;Ⅱ区:模
拟放大器工作区。

Ⅳ : 击穿区 当 uCE↑到一定数值时, Jc 反向击穿,
iC↑↑,图示最右区域,BJT 不允许工作于此区。 以上是 NPN 管接成如图电路测得的特性。若为 PNP 管,因各电压极性、电流方向均相反,故:其输入、输出 特性皆处于第 3 象限,见 P31:图 1-34。

4、BJT 静态开关特性
BJT 在数字电路中,作无触点开关使用,即:只工作 在截止(开关断开)or 饱和导通(开关闭合)状态。

1)截止条件 为使 BJT 可靠截止,应使 2J 反偏, 截止条件:uBE<0 V,b、e、c 3 极都开路∽开关断开。 2)饱和导通条件 图示 CE 电路中,只要实际基极
电流 IB>临界饱和基流 IBS, BJT 即饱和导通。于是,BJT 饱通条件: IB>IBS=VCC /(βRC) (23) 式中:β 为电流放大系数,VCC、RC 分别是 c 极电源电压
30

和集极电阻。BJT 处饱和状态时,iC=iCS 达最大。

∵ UCES(≈0.1~0.3 V) 、UBES(≈0.7 V)都很小(与
VCC 和数字电路标准高电平比) ,可以忽略

∴ 这时 BJT 的 b、e、c 共 3 电极可视为相互短路
∽开关接通。

5、BJT 动态开关特性
与二极管相似,BJT 工作时内部电荷建立 or 消散都 需时。故 iC 变化总滞后于输入电压 ui 的变化,说明:BJT 由截止—→饱通 or 饱—→止,都需时! 欲开关速度↑,须 BJT 饱和深度↓,加快基区存储 电荷积累 or 消散的速率。

习题 P37:1-18(5~7,9) ; 补 4; 补 5 补 4 阅读 P31 第 4 点:简要归纳双极型晶体三极
管 (BJT) 的静态开关特性 (联系无触点开关的 2 种状态) 。

补 5 见 P31:图 1-35:1)S 打到 C 点,判断 BJT
工作状态;2)由图 1-33 输出特性曲线(黑板注出坐标及 Q 点) ,截出 ICEO≈?β≈?Q(UCE,IB)≈?3)试问: 数字电路中 BJT 工作于哪些状态?模拟电路呢?

例 1-12 某 BJT 电路(P31:图 1-35)及 BJT 的输
出特性(见黑板图)。问:1)此电路组态? 2)S 分别投至 A、B 时,BJT 工作状态?确定输出 电压 UO 之大小。已知 β≈50。
31

解:1)∵ b 输入,c 输出,e 极为公共端 ∴ 接成了 CE 组态; 2)S 打到 A 点时,∵ BJT Je 正、Jc 反偏 ∴ 处
放大区。据此电路,b 极电流 IB=(6 V-0.7 V)/200 kΩ= 26.5 ? A,c 极电流 IC=β×IB≈1.3 mA,UO=VCC-IC× RC≈4 V; S 接至 B 时, 临界饱和基极电流 IBS=VCC /(βRC)=80 ? A,实际 b 极电流 IB=(6 V-0.7 V)/20 kΩ=265 ? A, 据 式(23) :IB>IBS,管子饱和导通,UO=UCES≈0.3 V;

§1.7.6 增强型绝缘栅场效应管(FET) 1、FET 1) 压控电流器件 栅-源电压 uGS 控制漏极电流 iD; 2) 除体积小、重量轻、寿命长外,还有 RGS 高、噪
声低(只多子导电:单极型器件)、工艺简单、宜大规模集 成(LSI)等优点。

3) FET 分类
类 别 1 2 3 沟 道 沟 道 PMOS PMOS 用 处 开关器件(数电) 放大器件(模电) 放大器件(模电) 增强型 NMOS 耗尽型 NMOS JFET

NJFET PJFET

2、增强型 MOS 管
32

1)管芯结构 符号 2)原理 以增 NMOS 管为例: ① uGS=0 V 时 沟道为一对“阳靠阳”之 PN 结, 无论加±UDS—→总有一结反偏—→无沟道,iD=0 mA; ② uGS>0 V、uDS=0 V 时 ∵ B-s 相连 ∴ g-B 间呈平板电容器效应—→场 强 E 方向: g→B, ⊥B 表面, 排斥 P 区 “○” , 但吸引 “·” ,
吸引电子足够多时—→电子薄层(反型层), 这就是 N 型导 电沟道。但此时 uDS=0 V,故 iD=0 mA;

③ 同时加:uGS>0 V,UDS>0 V 加 UDS—→iD(流过反型层) 。 把 uDS 作用下,开始有 iD 的 uGS 称为开启电压 UTN。
当 uGS?UTN 时,NMOS 管导通,否则截止(UTN>0V)。

∵ uGS?UTN 后, uGS 越大, E 越强, 反型层越厚, 沟道电阻 RDS 越小 ∴ 同一 UDS 下,iD 就越大。 ——压控电流作用!
同理,可说明增 PMOS 管原理。

3)增 MOS 管的特性曲线、转移特性(平方律关系) ① 输出特性 iD=f(uDS)︱UGS P34:图 1-38a; ② 转移特性 ∵ iG≈0 ∴ 无输入特性 iD=ID0(uGS /UTN-1)2 uGS≥UTN 式中:ID0 是 uGS=2UTN 的 iD 值。转特曲线:图 1-38b。
33

根据互易性,增 PMOS 管输出特性、转特,均位于 第 3 象限。注意:PMOS 管的 UTP<0 V。

3、耗尽型 MOS 管、结型管(JFET)简介 1)制造耗 MOS 管时,已在 SiO2 中掺入了大量正
离子,如图(以耗 NMOS 管为例)—→P 型衬底表面已感 应大量电子(即:反型层),所以:不管±uGS,只要接入

uDS—→iD 。
同理,可做出耗尽型 PMOS 管。耗 MOS 管符号。 与增 MOS 管相比, 耗 MOS 管在 uGS?0 V、 uGS<0 V 都能压控电流。

2) JFET 原理/符号 原理:加负栅压 uGS—→一对 PN 结反偏—→只要 接入 uDS—→iD,uGS 继续↓,RDS↑,uGS 负至一定值时, 沟道夹断,iD≈0,把这一定值称为:夹断电压 Uth(off)。 JFET 与耗 MOS 管原理相同,都是在 uGS 为一定值
时沟道夹断。它们都用作放大器件。

4、增 MOS 管开关特性 1)静态开关特性 数字电路用增强型 MOS 管 设:增 NMOS 管开启电压 UTN,当 uGS≥UTN 时, 管子导通(开关接通,沟道内阻 RDS≈0,uDS≈0.1V) ,否
则截止(开关断开,RDS→∞) 。 同理描述:增 PMOS 管开关特性。
34

● 增强型 CMOS 器件(C:互补,即 N 沟、P 沟 2 种 沟道的管子兼有之)主要用于制备 CMOS 集成电路 (IC) 。

2)动态开关特性 ∵ 增 MOS 管导电沟道随着 uGS 和 uDS 之变而感生
or 消失,这与 BJT 有本质区别

∴ ① MOS 管内电荷积累 or 消散虽需时,但动态
过程中与电极电容充、放电时间相比,小得可忽略; ② 开关时间取决于 I/O 回路电容的充、放电时间。

第2章

集成逻辑门

§2.1 基本逻辑门电路 1、二极管与门 例 1-11: uI1 / V uI2 / V uO /V
0 0 5 5 0 5 0 5 0 0 0 5

换成真值表,得:F1=AB。

2、二极管或门
F2=A+B。

习题:1-14 b:换成真值表,得:

3、非门电路(反相器) 由图列表:

35

A 0 1

F3

所以:F3= A 。 P63~ P63~ 2-1;2-3;2-4;2-5;补 6 补 6 增强型 NMOS 管:UTN>0 V or UTN<0 V?增
PMOS 管呢?简述增 PMOS 管的静态开关特性。 增强型 CMOS 器件主要用于何处?

§2.2 TTL 逻辑门电路 §2.2.1 TTL 与非门 P40 图 2-4 a 1、组成 2、原理 2、原理
输入级+中间级+推拉式输出级 约定:TTL 门总有:VCC=5 V,标准

低电平 UL=0.3 V,高电平 UH=3.6 V。

1)uA、uB 中至少有一为低(0.3 V)

V1 入低的 Je 正偏,钳位 uB1=1 V,V1 深饱通,uC1= 0.4 V,V2、V3 止,V4、VD 通,uO≈3.6 V,出高。

2)uA、uB 全高(3.6 V)
VCC 向 V1 JC、V2、V3 Je 供电,V2、V3 通,3Je 钳位,

uB1=2.1 V,uC2≈1 V,V4、VD 止,uO≈0.3 V,出低。
36

总之:①“有低出高,全高出低” ,这符合 TTL 与
非门逻辑口诀,故为 TTL 与非门。列式/画逻辑符号;

② 易扩展成 3 or 4 输入端; ③ 将 2 入端并联, 标注 A, 就是 TTL 非门: F= A ; ④ 上拉、下拉器件轮番导通—→静态功耗↓。 * 3、因 TTL 门内部:BJT 基区电荷存储 or 消散
均需时,故用肖特基 TTL 门,见 P42 图 2-6:图中 VD、 BJT 都换成肖特基二极管 SBD、肖特基三极管 SBT,包 括抗负向干扰二极管 VD1、VD2,有源泄放电路的 V6 等。 SBD:利用金属和半导体接触,在交界面形成势垒二 极管, 正向压降仅 0.3~0.4 V, 比普通硅管低 0.3 V。 把 SBD 并于 BJT 的集-射之间,做成 SBT,带有 SBT 的称为抗 饱和 TTL 门,即肖特基 TTL 门。 因:随着 SBT 基极电流增大,集-射电压随之下降, SBT 的饱和管压降降至 0.4 V,基-集电压降到 0.3 V 时, SBD 开始导通,分 SBT 基极之流,使基区电荷存储较少, 节省了管内电荷存储&消散时间—→开关速度↑。

§2.2.2 TTL 与非门主要参数 1、电压传输特性 uO=f(uI)∣uB=3.6 V
测出传特曲线如图,曲线上共分 4 段:

37

① AB 段 uI<0.6 V,V1 深饱通,uC1<0.7 V, V2、V3 止,V4、VD 通,uO≈3.6 V; ② BC 段 0.6 V<uI<1.3 V,V1 仍深饱通, 0.7 V<uC1<1.4 V。 ∵ R3 接地 ∴ V2 从截止经放大区→饱和区, uC2、 uO 随 uI↑线性↓,但 V3 仍止,故 uO 线性降为 2 V; ③ CD 段 1.3 V<uI<1.4 V,V2、V3 相继进入饱 和区,uC2=1 V,V4、VD 止,uO 急剧降至 0.4 V。 定义:uI(D)=1.4 V=UTH ——阈值电压 ④ DE 段 uI>1.4 V 后,V1 的 Jc、V2 和 V3 2Je 正偏,uB1 钳位成 2.1 V,故:uO≡0.3 V。 2、输入负载特性 工程中有时需在 TTL 门入端接
一电阻 RI,见图。由图得:

uRI

(VCC ? U BE1 ) RI ≈ RI ? R1

RI 较小(<2kΩ)时, uRI 约与 RI 成线性关系,RI↑≈2 kΩ 时,uRI 被钳位于 1.4 V。

定义:1) 开门电阻 RON=RImin∣uO=0.3 V 意义:RI?RON 时,门开通,出低; 2) 关门电阻
ROFF=RImax∣uO=0.9×3.6 V
38

意义:RI? ROFF 时,门关闭,出高。
CT74 通用系列 TTL 与非门, 实测数据: RON≈2 kΩ; ROFF≈ 0.91 kΩ。

例 2-1 开关 S 分别打至 A、 B 两处时, 电表读数? 解: ① S 投至 A 处,RI<ROFF,门关闭,uO=3.6 V; ② S 打到 B 处时, RI>RON, 门开通, uO=0.3 V。

题:P64:2-2a;2-6;2-11;补 7
补 7:例 2-1①、②两问,若悬空端接电压表,则
电表读数分别≈ V ?

3、其他参数
除了 UTH、RON、ROFF 外,还有:

1)I /O 高、低电平(高、低电压值)
由 74 系列 TTL 与非门电压传特,知: 输出高电平: UOH≈3.6 V; 输出低电平: UOL≈ 0.3 V; 阈值电压 UTH=1.4 V or 从输入负载特性看: RI>2 kΩ 后,uRI=1.4 V=UTH!

2)平均传延时间 tPD 意义:在输入脉冲作用下,门电路输出波形相对于 输入波形延时多久。tPD 表示门开关速度,越小越好! P47:图 2-14:输出波形跳变相对于输入波形的
跳变延迟多少时间,取算术平均值,有:
39

tPD=(tPHL+tPLH)/2 (2-11) 例如: TTL 与非门 CT7402: tPLH=22 ns, tPHL=15 ns,
则 tPD=(22+15)ns/2=18.5 ns。 图 2-14 还标出上升时间 tr、下降时间 tf,它们表示: 数字信号上升沿、下降沿的快慢。 以下参数通过做实验认识。

2)噪声容限
表示:门电路的抗干扰能力。将 TTL 门电压传特中 I/O 高、低电压绘成 P29 图 2-12,由图知,高电平(逻辑 1)对应的电压范围(UIH~UOH)和低电平(逻辑 0)对应 的电压范围(UOL~UIL)分别称为高、低电平噪声容限, 用符号 UNH 和 UNL 表示。

意义:只要输入端干扰电压在 0.4 V 内,输出就不
会跳出高 or 低电平。

3)扇入数、扇出数
(1)扇入数 NI TTL 门的扇入数取决于其输入端数。如某 3 输入端 TTL 与非门,其扇入数 NI=3。 (2)扇出数 NO 扇出数情况稍复杂一些。以 TTL 与非门带同类负载 门说明之。这时有 2 种情况:

40

一是负载电流从外电路流入与非门,称灌电流负载, 见 P46 图 2-13a; 二是负载电流从与非门流向外电路,称拉电流负载, 见 P46 图 2-13b。 灌与拉电流负载形象地表明负载性质。 ① 灌电流 负载门由+VCC 经 R1、VT1 的 Je 结和输 入端,有电流 IIL 灌入驱动门 VT3 管集电极。 当负载门数↑时,总灌电流 IIL↑,同时也将引起输 出低电平 UOL↑。前已提及,CT74 系列 TTL 门标准输出 低电压 UOL=0.4 V,这限制了负载门数。在维持出低的情 况下,驱动同类门数由下式决定:
N OL ? I OL (驱 动 ) 门 I IL (负 载 ) 门

② 拉电流

当驱动门出高时, 将有电流 IIH 从驱动门

流向负载门(故名拉电流) ,见图 b。当负载门数↑,将 引起输出高电平↓,但不得低于标准高电平低限值 UIH。 这样,出高时扇出数表示为:
N OH ? I OH (驱 动 ) 门 I IH (负 载 ) 门

如 CT74 通用系列 TTL 与非门, 其扇出数下限值约为 10, 而性能好的 TTL 门扇出数高达 18~30。 ∵ 输出低电平电流 IOL 大于输出高电平电流 IOH
41



NOL≠NOH。在工程实际中,常取二者之较小者

作门的扇出数 NO。

§2.2.3 集电极开路门(OC)、三态门(TSL) 1、OC 门 1)普通 TTL 门输出不能直接相连
若两个 TTL 门输出端直连, 如图: G1 出高 (V3 截止) 、 G2 出低(V3 饱通) 。

∵ VCC 经 G1 的上拉器件→G2 下拉器件 V3—→共同
端,形成低阻回路→I↑↑,不但使 UOL↑,且会烧 G1 门!

∴ 普通 TTL 门输出端不能直连! 2)为解决此问题,将 V3 管 c3 极开路,挖去上拉器
件 V4、VD、R4—→OC 门,见图。这样,2 OC 门可共用 一上拉电阻 RL、VCC,输出就可直连了。OC 门符号。 如图:OC1 输出 F1;OC2 F2,F1、F2“有低出低,全 高出高”——用连线实现了与 逻辑,称为“ 线与” :F= F1·F2。 “线与”虽能解决问题,但须合理选择 RL!

2、输入负载特性

可理解为:

● 0<RI<2kΩ 时,0<uRI<1.4V,内部

uB1 按式估

算,入低出高,V3 止、V4 通,uRI 近似与 RI 呈线性关系; ● RI?2kΩ 后, 3J 正偏, uB1=2.1V, uRI 钳位 1.4 V, 入高出低,V3 通、V4 止,入载特性呈水平曲线状。

42

这 1.4V 就是门槛电压 uth(阈值电压) 。 而造成入载 特性如此形状的原因是:门内部状态改变! 悬空∽RI→∞,所以悬空端电表读数:1.4V。 虽用 OC 门实现了“线与” :F=F1·F2,解决了
TTL 输出直连问题,但须合理选择上拉电阻 RL!

(1)求 RLmax 将 n 个 OC 门输出端并联,假定出 高,负载是 m 个 TTL 与非门输入端,见 P49:图 2-18a:
IOH 是每一 OC 门出 UOH 时流入驱动管 V3 集极的漏电流, IIH 是负载门入高时流入每门输入端的漏电流,由图得:

UOH=VCC-IRLRL=VCC-(nIOH+mIIH)RL
RL max VCC ? U OH min ? nI OH ? mI IH
(2-13)

式中:UOHmin 是线与出高时的最低值。

(2)求 RLmin 设:n 个 OC 门实现线与,且出低。
从最不利情况考虑,OC1 出低,流入该管 V3 之灌电 流 IOL 最大。各电流方向见图 2-18b。由图得:

I OL ? I RL ? MI IL ?
RL min ?

VCC ? U OLmax ? MI IL RL
(2-14)

VCC ? U OLma x I OL max ? MI IL

式中, UOLmax: OC 门出低时允许最高值, IOLmax: OC 门 V3 管流入的最大电流。
43

总之,n 个 OC 门直连带载时,上拉电阻 RL 取:
RLmin<RL<RLmax (2-15)

注意:RL 取标称阻值(附录 G)。P49 例 2-3 自阅。 2、TTL 三态门 三态:0、1、高阻(禁态) 1) TTL 三态门(高有效) P50:图 2-20 2) TTL 三态门(低有效) P51:图 2-21 3) 三态门应用 只讲图 2-22 a) 构成总线系统 总线系统:微机中各数字部件之间交换数据的中转 线。至于与哪个部件交换,受三态门控制。图 a: 任一时刻,EN1~~ ENn 中只一为“1”→入“1”的这 门工作→向总线传递数据,而其余(n-1)个门处于禁态,
与总线隔离。下一瞬时另一个三态门再工作 ?。 ——分时工作

b) 图 b:数据双向传输。 例 2-2 由 TTL 与非门、异或门、三态非门组成的
电路见图 a, 图 b 是输入波形, 画出输出端 F1、 F2 波形图。

解: EN =0 时,F1= AD ;F2= D ⊕1=D;
EN =1,F1= A ;F2=1⊕1=0。据式遂画图。

题:P65

2-7;2-8;2-9

添:题 2-9 图 a、b: “EN”顶置非号“—” ! 题 2-8 提示: 分别画 TSL 门(G1)、 OC 门(G2)
44 输入级的简图分析;G2 的 R1 照 4 kΩ 估算。

§2.4 CMOS 逻辑门 §2.4.1 CMOS 非门 MOS 管简化符号 1、原理 设:两管开启电压 UTN=|UTP|,VDD>
UTN+|UTP|,输入 0 V~VDD 脉冲信号,列表: A 0 1 F 1 0 注 解 VN 止、VP 通,uO≈VDD VN 通、VP 止,uO≈0 V

可见:F= A ——CMOS 非门(反相器) ∵ 静态时总是一管通、另一管止,又 MOS 管无 栅极电流(iG=0) ∴ CMOS 非门的静态功耗 PD 极低(?W) 2、 传特 在条件(UTN=|UTP|, VDD>UTN+|UTP|)
下,测得 CMOS 非门电压传特如图。与 TTL 门比较:

1)曲线比 TTL 门陡峭 原因:MOS 管从通→止 or 止→通,沟道电荷感生 or 消失需时短! 2) 另:TTL 门:VCC=5 V; CMOS 门:VDD=3 V~18 V; 3)P55 图 2-28:VDD↑,曲线右移 ∴ 择 VDD 较 大者,抗干扰能力↑,意即:干扰信号迭加在 uI 上,VDD 大者,迭加后 uO 不易跳出应有的电平范围。 §2.4.2 其它 CMOS 门 1、CMOS 与非门 P56:图 2-30;
45

2、CMOS 或非门 P56:图 2-31。 规律:对于 CMOS 门电路,若工作管串,则对应
输入变量“与” ,如工作管并,变量相“或” ,最后找到负 载管“非”出去。同理, 对 NMOS 门亦如此(题 2-12a) !

3、CMOS 异非门 P57 图 2-32:
第一级为或非门:F1= A ? B ; 第二级用以上规律列式:F2= AB ? F1 = AB ? A ? B =

∴ CMOS 异非门。 §2.4.3 CMOS 传输门(TG) 1、CMOS TG 1)结构 2 管 s 极对接: 输入, d 极相连: 输出端, 2 g 极分别为 C、 C (互补控制端)。 2)特性 设:VDD>UTN+|UTP|,且 UTN=|UTP|, 则 uI 在 0 V~VDD 内变化时,列表如下:
C 0 1
C

AB ? AB =A⊕B

VN 截止
导通(0~VDD-UTN)

VP 截止
导通(UTN ~VDD)

TG
阻断

1 0

接通

可见:C=1、 C =0 时,2 MOS 管至少有一导通, 故:TG 接通;而当 C=0 时,TG 阻断。 3) 符号 ∵ IC 中 MOS 管 s、d 极对称,可互换 ∴ TG 的 I/O 可交换。
46

2、双向模拟开关 C=1、 C =0 时,TG 通,信号
可以双向传输,C=0 时开关断。

§2.4.4 CMOS 开漏(OD)门 1、OD 门 P58 图 2-35a 1)4 路、2 输入/路、输出端 NMOS 管 OD(漏极开
路:开漏);

2)4 路 OD 门共用一个上拉电阻 RL、 一个电源 VDD,
可驱动 LED 显示器等;

3)逻辑符号 见 P58:图 2-35b。 补 8 在图 2-35b 上,4 路 OD 门共用 RL 和 VDD,画
出连线图,写出总输出逻函 Y 的逻表式,说明逻辑功能。

2、CMOS 三态门 1)P58:图 2-36 带附加管 CMOS TSL 门
EN
' VP ' VN

F 高阻 F= A

1 0

截止 导通

截止 导通

2)P59:图 2-37 带 TG 的 CMOS TSL 门 题:2-12;2-13;2-14;补 8 例 2-3 P64:题 2-8 注意:画输入级 eq 电路! P59:§2.5 BiCMOS 门电路

47

双、单极型器件共存,利用双极型器件 BJT 速度较
快、 驱动能力强, CMOS 电路功耗极低、 集成度高之特点, 二者优势互补→制成 BiCMOS 电路。

方法:此电路中大部分是 CMOS 器件,只在少数
部位做出 BJT—→综合性能指标:延时-功耗积↓。

1、BiCMOS 反相器 P60:图 2-39 1) 结构 输入 级 (CMOS) + 推 拉 式 输出 级 (BJT
V1:上拉器件,V2:下拉器件。凡门电路都有上、下拉器 件。自行联系 TTL、OC 门、CMOS 门,找出这些器件)

2)功能 注意:uI 同时加在 VP、VN1、VN2 的 g 极 设:VDD>UTN+0.7V,UTN=|UTP|,则列表:
A 1 0 F1 0 1 各 管 状 况 VP 止、VN1、VN2、V2 通;VN3、V1 止 VP 通、VN1、VN2、V2 止;VN3、V1 通 逻辑符号。 输出

∴ F1= A ——BiCMOS 非门(反相器)

2、BiCMOS 或非门 P60:图 2-40 1)结构 CMOS 输入级+BJT 输出级 2)分析 仍设:VDD>UTN+0.7V,UTN=|UTP|,则
列表(下 3 行):只要 A、B 中至少有一为高,入高对应的 NMOS 通,V2 通,PMOS VP1 止,VN5、V1 止—出低; 只有 A、B 全低,入低的 NMOS:VN1~VN4;V2 止, 但 PMOS VP1、VP2;VN5、V1 通—出高。
48

∴ F2= A ? B ——BiCMOS 或非门
§2.6 使用门电路中的几个问题 §2.6.2 多余输入端处理 1、TTL 门多余输入端

逻辑符号。

TTL 门多余端, 一般不悬空, 以防引入低电平干扰→ 逻辑错误。不同门多余端有不同的处理方法:

1)TTL 与门、与非门
① 将多余端经 1~3 kΩ 电阻接 VCC; ② 接 3.6 V; ③ 多余端与使用端并接。

2)TTL 或门、TTL 或非门多余端应接地 思考:? 3)TTL 与或非门一般有多个与功能块,如有一与块
不用,其输入端要并联接地,否则输出≡低电平?

2、CMOS 门多余输入端处理
或非门:多余端接地;与非门:直连 VDD or ? 。 。

P63:表 2-7
分 类 性能 每门功耗 PD /mW 每门延时 tPD /ns 抗干扰能力 扇出数 NO 电源电压/V

几种门电路之性能比较
ECL 50~100 1~5 弱 25 -5.2 CMOS 0.001~0.01 20~50 强 >50 +3~+18 BiCMOS 1.0~3.0 2.9~30 强 6~18 +1.5~+5

TTL 12~22 10~40 中 5~12 +5

第 3 章 组合逻辑电路
49

§3.1 概 述 数字电路分:组合逻辑电路(组合电路)、时序逻
辑电路(时序电路)2 类。 组合电路:任一时刻,电路稳态仅取决于此刻的输入 信号,而与原先的电路输出状态无关。

比较:时序电路:任一时刻,电路稳态不但取决
此刻输入,而且与原先电路的输出状态有关。 时序电路:第 4、5 章介绍。 组合电路框图见图 3-1:它的 I/O 间无反馈,内部无 触发器(记忆元件),只由门电路连线组成。故: Z1 = f1(X1,X2,...,Xn) Z2 = f2(X1,X2,...,Xn)

. . .

Zm = fm(X1,X2,...,Xn) 写成向量函数:

Z=F(X) 式中:X、Z 为列向量。可见:各种门都是组合电路。 §3.2 组合电路分析
§3.2.1 分析步骤 由逻辑图—→写逻表式(从 I~O 端逐级列写,有时要 列真值表)—→化简 or/and 变换—→功能。

例 3-1 写出图示电路的逻表式,说出其逻辑功能。
50

§3.2.2 常用组合电路 一、加法器分析 1)半加器 P70 图 3-3a 写式→列表→功能。
只相加,且给出“向高进”信号,却无“低来进” , 故为半加器。它不能用来构成 4 位加法器。

题:2-18;2-20;P101:3-2a、c
2)一位全加器 逻辑电路:PPT.6
由表可见:的确实现了全面的加法功能:不但相加, 且有“向高进”和“低来进”信号。图 3-4 b)逻辑符号;

3)4 位全加器

逻辑电路:PPT.7

串行进位、并行相加——速度慢; 而一位全加器 IC 都做成并行相加、超前进位。如: CT74LS283,符号:P71 图 3-5 b。

4)减法器(减法改做加法)
设 A、B

— 2 个 4 位二进制数:A=A3 A2 A1 A0,B=

B3 B2 B1 B0 ,则 A-B=A+B 补=A+B 反+1=A3 A2 A1 A0 + B3 B 2 B1 B 0 +0001。

可见:减法=>加法运算。 二、4 选 1 数据选择器(数选器) PPT9 功能:从 4 个数据中择 1 送至输出端。相应地:
有 4 选 1、8 选 1、16 选 1 数选器。
51

以 4 选 1 数选器为例,列式如下:
F= E ( A1 A0 D0+ A1 A0 D1+A1 A0 D2+A1 A0 D3) = E ? mi Di
i ?0 3

式中 mi :控制信号 A1 A0 之最小项 D3 D2 D1 D0 φ φ φ φ φ φ φ D0 φ φ D1 φ φ D2φ φ D3 φ φ φ
7

E

A1 A0 φ φ 0 0 0 1 1 0 1 1

F 0 D0 D1 D2 D3

1 0 0 0 0

功能:靠 A1 A0 4 选 1 选数;逻辑符号:PPT10。 同理:8 选 1 数选器逻表式:F=E ? m D ,式中 mi
i ?0 i i

为控制码:A2,A1,A0 之最小项。

3、4 路数据分配器(分配器)PPT11 功能:在 A1 A0 作用下,将一数据 D 分配到 4 路中
的一路输出。相应地有:4 路、8 路、16 路数分器。

4 路分配器:由图列式:
D0= A1 A0 D,D1= A1 A 0 D,D2=A1 A0 D,D3=A1 A0 D DI D D A1 A0 0 0 0 1
52

D3 D2 D1 D0 0 0 0 D 0 0 D 0

D D

1 0 1 1

0 D

0 0

D 0 0 0

功能:受 A1 A0 控制,将 D 分配至 1/4 通道中去。
逻辑符号。

§3.3 组合电路设计 §3.3.1 概述
随着微电子技术、电子设计自动化(EDA)和 IC 工艺 技术的发展,单片数字 IC 集成度越来越高,现已研制出 MSI、LSI、VLSI、ULSI 芯片。

一般:TTL 芯片用“CT”打头,而 CMOS 芯片以
“CC”打头,如: CT74LS138—— TTL 3 线-8 线二进制译码器; CC7555—— CMOS 555 定时器(第 8 章)。

§3.3 设计方法 一、用 SSI 设计(用门电路设计),本节介绍; 二、用 MSI 实现其他组合逻辑功能,§ 3.6 介绍; 三、用可编程逻辑器件(PLD)设计。第 6 章讲。 §3.4.1 用 SSI 设计 步骤:据题意—→列真值表—→写逻表式(含化简
or 变换)—→画逻辑图。

§3.4.2 设计例 P75~76 例 3.2 信号排队电路:自阅。
53

例 3- 2

设计一个供 A、B、C 3 人表决用逻辑

电路,如多数人同意,提案通过,指示灯亮,否则灭。

要求:全用 3 输入端 TTL 与非门实现,画出逻辑图。 解:1、设 A、B、C 同意为“1” ,提案通过,输出
F 为“1”(指示灯亮),则列真值表: 例 3-2
A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1

真值表
C 0 1 0 1 0 1 0 1 F 0 0 0 1 0 1 1 1

2、卡诺图法化简,见黑板。全用与非门实现,要将
简化式换成与非-与非式:

F ? AB ? AC ? BC ? ABACBC
3、据此式,可画逻辑图。 注意: ① 与非门不用的入端与用端并联;② 3 人表
决器可用:一片含 4 个 3 入端 TTL 与非门的 IC。

题:P101~ 3-3,4,5,补 9 补 9 分析 P73 图 3-7,指出:当 A2=0 时,哪一数
选器工作?A2=1 呢?整个电路构成多少选 1 数选器?
54

§3.4.3 编码器 一、概述 编码:按照一定规律编排数码。编码器:实现编
码功能的组合电路。逻辑框图见黑板。可见:

1)n 个申请编码信号,m 位编码输出;多入/多出。 2)设总编码数:N,则编码位数 m 须满足:
N? 2 (意义:够编)
m

例如:若 m=4,顶多编 16 个码,即设计编码器:申编
信号?16,4 位编码输出。

二、8 线-3 线二进制编 例 3-3 设申编信号为:I0 ~ I7 ,分别代表 0~7:8
个 10 进制数,高有效;输出 3 位 2 进制编码 Y2Y1Y0。设 计一种 8-3 线二进制编。

解:1)列真值表,见黑板左。 2)抓“1”写式:
Y2=I4+I5+I6+I7= I 4 I 5 I 6 I 7 ; Y1=I2+I3+I6+I7= I 2 I 3 I 6 I 7 ; Y0=I1+I3+I5+I7= I1 I 3 I 5 I 7 。

3)逻辑图:图 3-13,见:PPT18。 ① ∵ I1 ~ I7 全“0”时,上 7 个非门输出全“1” ,
就编 Y2Y1Y0=000;

∴ 可去除 I0(图中最下方门断开) 。
55

② ∵ 该编码器任一时刻只允许一个申编信号有
效,当输入一个以上的申编信号时,它不知编何码?

∴ 需设计——
三、优先编码器 优先编码器:2 个 or 2 个以上信号申编时,编码
器按预先定好的优先级别,有条不紊地逐一编码。

如:10 线-4 线优先编码器 要求:输入为 I1 ~ I9 ,分别代表 10 个数字符号 0~9,
低有效,输出 8421 反码。每次有多个申编信号输入,但 按级别高低: I 9 , I8 , I 7 ,?, I1 , I 0 (可去除)编码。

步骤:1) 10 线-4 线优先编码器真值表
I1

I2

I3
1 φ φ φ φ φ φ 0 1 1

I4
1 φ φ φ φ φ 0 1 1 1

I5

I6 I7 I8 I9

Y3 Y2 Y1 Y0

1 1 φ φ φ φ φ φ φ φ φ φ φ φ φ φ φ 0 0 1

1 1 1 1 1 φ φ φ φ 0 φ φ φ 0 1 φ φ 0 1 1 φ 0 1 1 1 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

1 0 0 1 1 1 1 1 1 1

1 1 1 0 0 0 0 1 1 1

1 1 1 0 0 1 1 0 0 1

1 0 1 0 1 0 1 0 1 0

2)由表,抓“0”写式:
Y3 ? I9 ? I8 I9

Y2 ? I7 I8 I9 ? I6 I7 I8 I9 ? I5 I6 I7 I8 I9 ? I4 I5 I6 I7 I8 I9
56

Y1 ? I7 I8 I9 ? I6 I7 I8 I9 ? I3 I4 I5 I6 I7 I8 I9 ? I2 I3 I4 I5 I6 I7 I8 I9 Y0 ? I9 ? I7 I8 I9 ? I5 I6 I7 I8 I9 ? I3 I4 I5 I6 I7 I8 I9 ? I1 I2 I3 I4 I5 I6 I7 I8 I9

不断用吸收律 (3) 化简 ( 目的:多次用同一 或非 门
I8 ? I9 ,简化逻辑设计):

Y3 ? I8 ? I9
Y2 ? I 7 I 8 ? I 9 ? I 6 I 8 ? I 9 ? I 5 I 8 ? I 9 ? I 4 I 8 ? I 9

Y1 ? I 7 I8 ? I 9 ? I 6 I8 ? I 9 ? I 3 I 4 I 5 I8 ? I 9 ? I 2 I 4 I 5 I8 ? I 9
Y0 ? I 9 ? I 7 I8 ? I9 ? I 5 I 6 I8 ? I9 ? I 3 I 4 I 6 I8 ? I9 ? I1 I 2 I 4 I 6 I8 ? I9

3)照上式画逻辑图:PPT21。由图知:
① 国产 CT74LS147 二-十进制优先编逻辑图。逻辑 符号见黑板:图 3-14b。 ② 注意: I 9 ~ I1 顶置“—”号和端置“О ”一致,表 示:申编信号“低有效” 。输出端亦如此。

上两例说明:编码器与全加器、数选器等一样,也
是一种多入/多出的 MSI 组合电路,工程中都很有用!

§3.4.4 译码器 1、概述 译码—将已编码之意译出。译码器和编码器互逆。 译码器—完成译码功能的组合电路;
译码器分:通用译码器、数字译码显示器。

1)通用译码器

57

包括二进制译、二-十进制译等,它们是将一系列已 编码,译成与之一一对应的译出信号。例如:存储器中用 来对存储单元地址译码的地址译码器。

2)数字译显器
既译码、又显示,指:将数字、文字或符号等已编码 —→译成数码—→驱动半导体数码管、 荧光数码管等—→ 显示信息。

2、二进制译码器
有 2-4 线译、3-8 线译、4-16 线译等。现以 3-8 线 二进制译为例说明之。

例 3- 4

设计一个二进制译,将 3 位二进制代码

“000~111”译成相应的 8 路译出信号。设 A、B、C:输 入信号,Y0~Y7:译出信号,I/O 均“高有效” 。

解:1) ∵ 3 个变量 A、B、C,共 8 种不同组合,
对应 8 路输出变量 Y0 ~Y7 。

∴ 可列:3-8 线二进制译真值表
A 0 0 0 0 1 B 0 0 1 1 0 C Y0 0 1 0 1 0 1 1 1 1 1 Y1 Y2 Y3 Y4 Y5 Y6 Y7

0

0

58

1 1 1

0 1 1

1 0 1

1 1 1

2)抓“1”写式: Y0 = ABC ; Y1= ABC ; Y2= ABC ; Y3 = ABC ; Y4 = ABC ;Y5 = ABC ;Y6 = ABC ;Y7 = ABC 。 3)画逻辑图
将逻表式两边取 非 ,全用 与非 门构成 ,逻辑图见 PPT24,可见: ● 增设:使能端 STA、 STB 、 STC ,当且仅当 STA= 1、STB = STC =0 时, 译码; 否则Y0 =…=Y7 =1, 停译。 ●

138 MSI 译内部逻辑电路; 图 3-15b 逻辑符号见

黑板,图中 BIN/OCT:限定符,表示:该芯片是二进制 →八进制的代码转换器,即 3 线-8 线二进制译。

注意:① 全用与非门后,输出为“低有效” ;
② 译码器实为:每每输入一组代码,译码器仅输出 一个有效电平,表示译出相应之码!

3、二-十进制译码器(自阅) 4、7 段译码显示器设计
在数字系统中,常将数字、文字、符号的二进制编码 “译”成代码,并用显示器显示出,供观察、监控 or 读 取数据之用,所以要设计译码显示器。
59

目前显示器的种类很多,中国字形管标准为 7 段,故 先介绍两种 7 段数显器。

1)两种 7 段数码管
① 半导体数码管(LED 显示器) 用 7 个发光二极管(LED)组成 7 段字形显示器。第 1 章曾讲过 LED。 LED 显示器显示结构和电路连接图, 见 P83 图 3-17: 图 a:7 段 LED 显示器结构; 图 b:将 7 个 LED 之阴极接一起,加接限流电阻 R, 接地~~共阴接法;图 c:共阳接法;图 d:7 段字形。

注意:● LED 发光时,工作电压 1.5 V~3 V,发
光电流十几 mA。调节 R,可改变 LED 电流,控制亮度。 ● LED 显示器用于微机、 各种仪器仪表等电子设备中。

例 3-5 用 3-8 线二进制译 CT74LS138 产生逻函: F=f(A,B,C)= A BC+A B C+AB,画连线图(只允许
附加一门)。

解:用两法解。

P101~ 题 3-6,7,10,16(2)

通知:本周六(3 月 31 日)有课,是调的
4 月 2 日(周一)的 1、2 节课,在 2202 上。 ② 荧光数码管
60



结构: 见黑板图 3-19 a:指形图;图 b:原理图。 荧光数码管: 一种分段式真空电子管,由灯丝(阴

极)、 金属网状栅极和 7 独立阳极组成。 7 阳极构成 7 段显 示器,排列与 LED 显示器相似。 ●

原理: 灯丝加热—→向右发射电子—→经栅极正

电场加速后—→穿过栅极, 撞击到加+20 V 电压的阳极上 —→涂荧光粉阳极发出绿色荧光。 ●

荧光数码管发光时,阳极须加 20 V 电压,不发

光时为 0 V, 而 TTL 与非门输出高、 低电平≈3.6 V、 0.3 V。 为使二者匹配,需在 7 段译显器的每一 TTL 与非门输出 端与荧光数码管每段的阳极之间,加接一 NPN BJT 组成 的驱动电路,见 P84 图 3-20: 当译码器与非门出低(0.3 V)时, BJT 止, 荧光数码管 阳极电压为 20 V,发出绿色荧光;与非门出高(3.6 V)时, BJT 饱通,阳极只 0.3 V,不发光,达到电平转换的目的。

2)7 段数字译显器设计 例 3- 6
设计一个 7 段数字字形译码显示器。 要求: 输入 ABCD 为 8421 码“0000~1001” ,输出 a~g,驱动 7 段 LED 数码管,显示“0~9”10 个数字。

解:1)按要求列: 7 段译显器段控真值表 P85 表 3-12
61

输 入
ABCD
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001


a b
1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 1 1 1


d
1 0 1 1 0 1 1 0 1 1

显示
f
1 0 0 0 1 1 1 0 1 1

c
1 1 0 1 1 1 1 1 1 1

e
1 0 1 0 0 0 1 0 1 0

g
0 0 1 1 1 1 1 0 1 1

0~9
0 1 2 3 4 5 6 7 8 9

2)画段控卡诺图,P85:图 3-22。注: ① 4 变量、7 卡诺图; ② ∵ “1010~1111”无关项 ∴ 图中对应: “1010~1111”的 6 格填:Φ。 3)据卡诺图, 利用 “Φ” 画圈, 得段控逻表式 (P86) :
a ? A ? C ? BD ? B D ? AC BDB D
b ? B ? C D ? CD ? BC DCD c ? C ? B ? D ? C BD
d ? A ? C D ? B D ? BC ? BCD ? AC DB DBC BCD

e ? C D ? BD ? C DBD
f ? A ? C D ? BC ? B D ? AC D BC B D
62

g ? A ? BC ? BC ? C D ? ABC BC C D

4)由以上诸式,画逻辑图,见 P86:图 3-23。经查,
连线全对。输入:8421 码;译码并显示: “0~9”10 个数。

P88§3.4.5 数值比较器 数比器:比较两个同位数二进制数大小之电路。 1、一位二进制数比器 P101:题 3-2 图 c,已做作业:
F1=A B ;F2=A⊙B;F3= A B A 0 0 1 1 B 0 1 0 1 F1(A>B) 0 0 1 0 F2(A=B) F3(A<B) 1 0 0 1 0 1 0 0

确为:一位二进制数比器。 2、4 位数比器 思路: 从高位→低位比较, 只有当 2 数各位均等时,
2 数才相等。

设计:一种 4 位数比器,比较 2 个 4 位二进制数:
A=A3 A2 A1 A0 及 B=B3 B2 B1 B0 之大小。

第 1 步,列表: 4 位数比器真值表
63

输 入(高→低,逐位比)
A 3 B3 A3>B3 A3<B3 A3= B3 A3= B3 A2 B2 φ φ A2>B2 A2<B2 A1 B1 φ φ φ φ A1>B1 A1<B1 φ φ φ φ φ φ 1 0 1 0 1 0 1 0 0


0 0 0 0 0 0 0 0 1


FA<B 0 1 0 1 0 1 0 1 0

A0 B0 FA>B FA=B

A 3 = B 3 A 2= B 2 A 3 = B 3 A 2= B 2 A3=B3 A2=B2

A3=B3 A2=B2 A1=B1 A0>B0 A1=B1 A0<B0 A3=B3 A2=B2 A1=B1 A0=B0

第 2 步,写式: FA<B= A3 B3+(A3⊙B3) A2 B2+(A3⊙B3)(A2⊙ B2) A1 B1+(A3⊙B3)(A2⊙B2)(A1⊙B1) A0 B0 FA=B=(A3⊙B3) (A2⊙B2) (A1⊙B1) (A0⊙B0) FA>B = FA? B ? FA? B 第 3 步:由上式可画逻辑图,如:TTL MSI 4 位数
比器 CT74LS85,但用逻辑符号便捷(P89 图 3-26) : 图中:COMP 限定符,IA<B、IA=B、IA>B 为级连输入, 用来扩展成多位数比器。若 CT74LS85 仅对 4 位数比较, 3 个级连端应置电平:IA<B=IA>B=0、IA=B=1。

例 3-7 将 2 片 CT74LS85 连成 8 位数比器。 解:1、A= A7 A6 A5 A4 A3 A2 A1 A0 与:B=
64

=B7 B6 B5 B4 B3 B2 B1 B0 比较, 分高 4 位(片 2)、 低 4 位(片 1)相比;A、B 均布。

2、若高 4 位相同,则由低 4 位决定结果。故:低
4 位比较结果作为高 4 位的条件,级连端输入,即片 1 输 出接至片 2:IA<B、IA=B、IA>B,片 2 出:8 位比较结果。

3、片 1 级连输入“闲置”的方法:
IA<B=IA>B=0,IA=B=1。

*§3.5 组合电路的竞争、冒险 1、竞争、冒险及其原因 门有:时延 tPD。某一门的一组输入信号,通过不 同数目的门,到达输出端的时间有早有迟 ~~竞争; 竞争—→会使电路出错 ~~冒险。 可见竞争、冒险原因:考虑了 tPD 。 如:2 门逻辑电路,仅考虑 tPD1,画波形图:本应 F1≡0,但出现正干扰脉冲 ~~冒险。 又如:4 门逻辑电路,考虑各门时延均为:tPD。 本应:F2≡1(A=B=1) ,但却有负干扰脉冲 ~~冒险。 注意:干扰脉冲极短暂,昙花一现,若竟未带来影
响,那是铤而走险;否则就是冒险得逞。因此工程中——

2、消除冒险之法 题 3-13 §3.6 用 MSI 芯片实现其它组合功能 1、用译码器产生逻函
65

例 用 3-8 线二进制译 CT74LS138 产生逻函: F=f(A,B,C)= A BC+A B C+AB,画连线图(只允 许附加一门) 。已讲。 解:用 2 法解。 2、用数选器产生逻函 1)逻函自变量数 n=芯片地址数 m 例 3-8 用 8 选 1 数选器 CT74LS151 产生逻函 F
=f(A,B,C)= A BC+A B C+AB,用 151 连线产生逻函 F(只允许附加一门)。

解:CT74LS151:带使能端 EN 的 8 选 1 数选器。 ∵ 151 地址码数:m=3,而 n=3=m ∴ A、B、C 分别自 A2、A1、A0 输入,mi 即为 A、
B、C 之最小项。 151 通式:Y=EN ? mi Di =EN(m0 D0+m1 D1+?+m7 D7)
i ?0 7

F=f(A,B,C)=∑m(3,5,6,7) 比较 2 式:D3=D5=D6=D7=1,而 D0=D1=D2=D4=0, 于是,连线之即成。

题:P102~ 3-11,12,17,19
2)函数自变量数 n>芯片地址数 m 例 3-9 已知 F1(A,B,C)=∑m(2,3,4,5,
6),用双 4 选 1 数选器 CT74LS153 实现。
66

解:双 4 选 1 数选器 CT74LS153(带使能端 EN ) 。 因:n=3>4 选 1 数选器 m=2,2 个变量送入 A1、
A0,还有 1 个变量怎么输入?

故:先分离出 F1 中的一个变量 C,再将 A、B 分别
自 A1、A0 输入,才能产生 3 变量逻函。

1)F1 写成:
F1 (A,B,C)=∑m(2,3,4,5,6) = ABC ? ABC ? A BC ? A BC ? AB C = AB(0) ? AB(C ? C) ? AB(C ? C) ? AB(C) ;
Di mi 相比,得: 2)与 4 选 1 数选器通式:EN ? i ?0
3

D0=0;D1=C+ C =1;D2=1;D3= C ;

1 3) 例 3-9 用 CT74LS153 产生 F1,很浪费。 2

3、双 4 选 1 数选器构成一位全加器(Si 和 Ci+1) 1)由 P71 表 3-3:全加器真值表,抓“1”写式,得: Si = Ai Bi Ci ? Ai Bi Ci ? Ai Bi Ci ? Ai Bi Ci Ci+1= Ai Bi Ci ? Ai Bi Ci ? Ai Bi Ci ? Ai Bi Ci 2)若 Ai、Bi 自 A1、A0 入,则将 Ci 改从数据端输入。
因此,与 4 选 1 数选器通式:EN ? Di mi 相比:
i ?0 3

片 1 产生 Si:D0=Ci、D1=D2= Ci 、D3=Ci ;
67

片 2 产生 Ci+1:D0=0、D1=D2=Ci、D3=1。

遂连线 153,即搭成了一位全加器。 4、其它 MSI 芯片应用题 例 3-10 用 8 选 1 数选器 CT74LS151 和 3 线-8 线 译码器 CT74LS138 组成 3 位等值数比器, 见黑板, 说明: 其等值数比功能。 解: A=A2 A1 A0; B=B2 B1 B0 , 若 A=B, 则 W=0。
例如:A2 A1 A0=B2 B1 B0=000,则 138 仅 Y 0 出 0,151 选 D0= Y 0 =0 —→W 端,W=0,表示:两数等值; 若 A≠B,则 151 选数与 138 出低不对应,W=1,表 明:两数不等。

§3.6.3 用全加器实现其它逻辑功能 代码转换应用例: 例 3-11 用 4 位全加器 CT74LS283,将 8421 码 A3
A2 A1 A0 转换—→余 3 码 PQRS。

解:∵ 8421 码 A3 A2 A1 A0+0011=余 3 码 PQRS ∴ 需用 283,将 A3 A2 A1 A0 + 0011=PQRS
于是,连线之。

例 3-12 用一片 283 将余 3 码 PQRS 转换 →8421 码 A3 A2 A1 A0。 解:∵ 余 3 码 PQRS-0011=8421 码 A3 A2 A1 A0 ∴ PQRS+(0011)补=PQRS+1101=A3 A2 A1 A0
68

故:用一片 283 将 PQRS 和 1101 相加,输出就是 8421 码。 注意:二进制数减法转做加法:被减数+减
数之补码。这是微机中算术运算单元的惯用算法!

第 4 章 集成触发器(Flip-Flop:FF or F)
§4.1 概 述 ● 触发器(FF):具有记忆功能的时序部件。 ● 一个 FF 存储 1 位 2 进制数, 它有两个互补输出
端:Q、 Q ,其输出状态不但与输入信号有关,而且与原 先的输出状态有关。

● 各种不同类型 FF 具有不同的逻辑功能, 在电路结
构、触发方式上,也不尽相同。

● 迄今为止,人们已研制出多种型式的 FF 电路。 按逻辑功能分:RSFF、JKFF、DFF、TFF、T′FF 等。 为便于分析,约定“Q 态”为 FF 的状态,即: 1 态:Q=1、 Q =0;0 态:Q=0、 Q =1。 ● 若将 FF 接收输入信号前的稳态记为现态 Q n,则
接收信号后的新稳态就是:次态 Q n+1。

§4.2.1,2 基本 RSFF(又名:RS 锁存器) 1、用与非门构成 1) 结构 2 门首尾交叉耦合。虽结构简单,但为其
它复杂 FF 的组成单元。

2) 特性
69

① 功能表; ② 特性方程; ③ 波形图, 例 4-1; ④ 逻 辑符号,P107 图 4-1c: R d 、 S d 为置 0、置 1 端。

例 4-1 由 2 个 与非 门首尾交叉耦合而成的基本
RSFF,见黑板。已知 A、B、C 波形,画出 Q、Q 波形图。

题:P104:3-21;3-28;P124:4-2;4-4
§4.2.3 集成基本 RSFF—CC4043 1、结构 CMOS 或非门+CMOS TG 门、反相器等。 2、功能(列表) 置“0” 、置“1”(R、S 高有效) §4.3.1 同步 RSFF 受时钟脉冲 CP(Clock Pulse)控制,数字系统中各
FF 之状态翻转时间上同步 ~~同步 FF。

1) 组成 如图:
G1、G2:基本 RSFF;G3、G4:控制门; R、S:触发输入端;CP:时钟脉冲。

2) 逻辑功能 (Clock Pulse) (1) CP=0 时,G3、G4 出“1” , Qn?1 ? Qn ; (2) CP=1,G3、G4 门打开,接收 R、S 信号。列: CP=1 时:同步 RSFF 特性表
S 1 1 0 R 0 0 1
70

Qn 0 1 0

Qn+1

0 0 0 1 1

1 0 0 1 1

1 0 1 0 1

Φ Φ

3) 特性方程:Qn+1=f(S,R,Qn); ∵ 功能与基本 RSFF 同 ∴

?Q

n ?1

? S ? R Qn

SR ? 0

4) 空翻现象
同步 RSFF 接成计数状态:Q 连 R, Q 接 S。本应来 一 CP,FF 状态翻转一次(表示计一个数)。但当 CP=1 持续时间较长时,计数器会不止一次地翻转,并非来一个 CP 计一个数,这就是空翻。 RSFF 接成计数器,需设计—— ∵ 空翻 ∴ 不用同步

§4.3.2 主从触发器 1、主从 RSFF 1) 结构:9 门触发器。其中 G1~G4:从 FF;G5~G8:
主 FF;G9:控制门,由它取得一对互补的控制信号 CP、
CP 。

2) 原理
① 设 Q 初=0,CP 由 0↗1, CP 由 1↘0 后,G3、 G4 被封锁,G7、G8 打开,主 FF 接收 R、S 信号。若 R=
71

0,S=1,则 Q? =1,而 Q=0 不变。 ② CP 由 1↘0, CP 由 0↗1 后,G7、G8 被封,G3、 G4 打开,原先 Q? =1—→从 FF→Qn+1=1 ~~置“1” 。 同理可实现在 CP↓作用下置“0” 。总之: ● CP=1 时, 主 FF 接受 R、 S 信号, 从 FF 态不变; CP↓到来后, Q? →Qn+1。 ● 置“0”置“1”功能——主从 RSFF。 ● 现 Q 连 R, Q 接 S,接计数状态。因整个 FF 在 CP↓后触发翻转, 在一个 CP 周期内 Q 态只改变一次, 故 不会“空翻” ! ● 逻辑符号。注意: C1 框内“﹥”表示时钟端; 输出端框内“┐”表示此为主从 FF。 ● 特性表、特性方程与同步 RSFF 同,只不过主从 RSFF 无空翻现象。

2、主从 JKFF 为避免“不定”引入 1)组成
原 Q 接 R 端, Q 接 S 端,并在 G7、G8 各引出 J、K 端,就构成 Ja-King(JK)FF。 因现 J、K 分别和 Q 、Q 是逻辑与的关系,故现 J、K 端就分别相当于原 S、R 端的功能。则可列

2)逻辑功能 (1)特性表(板书)
72

可见:① 主从 JKFF 逻辑功能较全面:在 CP↓作用 下,具有“置 1、置 0、保持和翻转”功能。 为便于应用,功能归为 3 句话: 在 CP↓作用下:JK 相异,Q 同 J 态;JK 同“0” , 保持;JK 同“1” ,翻转。 ② 因 Q、 Q 互补,使原 RS=0,自然满足约束条件, 避免了“不定”状况。

(2)激励表 促成 Qn→Qn+1,J、K 所置电平为何
由特性表得激励表,详见板书。

(3)状态图 (4)特性方程 (5)逻辑符号 例 4-2 如左边黑板触发器电路图所示,已知 A、B
波形,试画出 Q、 Q 的波形图(设 Q 初=0) 。

解:板书。 3)集成主从 JKFF
CT5472/CT7472 简介 见右边黑板逻辑符号图: (1)增至 3 个 J 端、3 个 K 端,并且内嵌与功能块, 使 J=J1J2J3 ,K=K1K2K3 。这样使用灵活性增加。若有 多余端,则按§2.2.3 介绍的方法处理。 (2)增加:直接置 1、置 0 端 S d 、 R d 。因为该两端
73

接于输出级基本 RSFF 上,故它们的置 1、置 0 效果比 J 端、K 端直接!具体为:

S d =0、 R d =1,直接置 1; S d =1、 R d =0,直接置 0;其效果强于 J、K 端。

4、主从 JKFF 的一次变化问题
在 CP=1 期间, Q、 Q 互补, G7、 G8 总有一门被封, 故 J、K 中只有一信号通过未封门,对主 FF 起作用,一 旦这信号受到干扰—→主 FF Q’变过去,即使干扰消失, 也不会使 Q’变回来,故:当 CP↓到来时,Q’—→Qn+1, 产生错误输出 ~~~一次变化问题。

一次变化问题影响主从 JKFF 抗干扰能力。

题:P124~

4-3;4-7;4-8

74


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