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2012-2013第二学期数电试卷


山东科技大学 2012—2013 学年第二学期

《数字电子技术》考试试卷 (A 卷)
班级 题号 得分 一、选择题(每小题 1 分,共 10 分)
1.在四变量卡诺图中,逻辑上不具有相邻性的一组最小项为( A、m1 与 m3 B、m4 与 m6 ) C、m5 与 m13 ) 。 D、m2 与 m8

姓名 二 三 四

五 六 七 八

学号 总得分 评卷人 审核人



2.下面说法不正确的是: (

A、当高电平表示逻辑 0、低电平表示逻辑 1 时,称为正逻辑。 B、三态门输出端可能出现“低电平” 、 “高电平” 、 “高阻”三种状态。 C、若干 OD 门输出端并联后,外接上拉电阻至正电源端,可实现正逻辑的“线与”运算。 D、输出管集电极开路的门,称为 OC 门。 3.当 T 触发器控制输入端 T=0 时,该触发器实现( A、置 1 B、置 0 C、计数 )功能。 D、保持

4.设计一个十二进制计数器,至少需要( A、2 B、12 C、4

)个触发器。 D、3 ) 。 C、F=m3+m6+m7 )个有效状态。 D、16 D、F=m3+m4+m7

5.逻辑函数 F=AB+BC 的最小项表达式为( A、F=m2+m3+m6 A、4 B、6 ) B、F=m2+m3+m7 C、8

6.四个触发器组成的扭环形计数器拥有(

7.下列说法正确的是: (

A、多谐振荡器有两个稳态 C、多谐振荡器有两个暂稳态 8.不属于时序逻辑电路的是: ( A、寄存器 B、译码器

B、多谐振荡器有一个稳态和一个暂稳态 D、多谐振荡器通常用于产生正弦波信号 ) C、计数器 D、触发器

9.TTL 集成电路 74LS138 是 3/8 线译码器,其译码输出为低电平有效;若输入代码 A2A1A0=110 时,输出 Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 为( A、00100000 B、01000000 ) 。 C、10111111
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D、00000100

10.下列描述不正确的是: (



A、触发器是组成时序逻辑电路的必不可少的基本部件。 B、当 RS 触发器的 Q=1 时,即可认为触发器处于“1”态,无需考虑 Q 可能出现的状态。 C、异步时序电路的响应速度要比同步时序电路的响应速度慢。 D、相对于电平型触发器而言,边沿型触发器具有更好的抗干扰性能。

二、填空题(每空 1 分,共 10 分)
1.与十进制数 100.5 相对应的二进制数是 3.主从 JK 触发器的特性方程为_________________________。 4.存储容量为 8K× 8 位的 ROM 存储器,其地址线为________条,数据线为________条。 5.对一个 4 位权电阻网络的 DAC 而言,若 VREF=8V,当输入数字量为 1010 时,输出模拟电压 的绝对值为________V。 6.进行 A/D 转换时,常按以下四个步骤进行:___ __ ___、保持、____ ____、编码。 7.逐次逼近型和双积分型两种 A/D 转换器相对而言, _____ _____ ___ 的转换速度快。 ___ 的抗干扰能力强, 。 2.TTL 与非门的多余输入端悬空时,相当于输入________电平。

三、计算题(每小题 6 分,共 12 分)
1.用代数法化简: F ? AB ? ABC ? A( B ? A) 2.用卡诺图法化简逻辑函数:

Y ( A, B, C, D) ? ? m(3,5,6,7,10) ? d (0,1,2,4,8)
四、分析题(14 分)
分析 T4 图所示组合逻辑电路,写输出函数与或表达式,列真值表并说明电路功能。
+12V
1KΩ

Y

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

74HC138 S 1 S2 S3
A2 A1 A0

A B C

T4 图 (74HC138 译码器的逻辑功能:Yi ? S ? mi ,其中 S ? S1 ? S2 ? S3 ,mi 是关于 A2A1A0 的最小项。 )
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五、设计题(10 分)
试用最少的逻辑门实现以下逻辑功能: 若三变量 A、B、C 中出现奇数个“1” ,则输出 Z=1; 否则 Z=0。要求列真值表,写逻辑函数式,画逻辑电路图。

六、分析题(14 分)
分析 T6 图所示同步时序逻辑电路:

RD D0 Q0

RD D1 Q1

RD

D2

Q2

>
Q0

>
Q1
SD

>
Q2 SD

CP +5V

SD

R C
T6 图

+

uc

-

1.设 R=10kΩ,C=100μF,分析电容的上电过程,定性画出 uc—t 曲线,确定上电后 Q2Q1Q0 的初始状态。 2.推导各触发器的激励方程和状态方程,画状态转换图与时序波形图(至少表现 4 个 CP 周 期) ,说明该电路的逻辑功能和设计特点。

七、设计题(15 分)
采用正边沿 D 触发器和其它任选电子元件, 设计满足 T7 图所示状态转换关系的同步时序逻辑 电路,要求实现自启动。

Q2Q1Q0

100 101
T7 图

110 001

010 011

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八、设计题(15 分)
同步十进制加法计数器 74LS160 的逻辑图符如 T8 图所示,其逻辑功能表见下表。

CLK ×

RD
0 1 1 1 1

LD

EP ET × × × × 0 1 × 0

工作状态 异步清零 同步置数 保持 (Q3Q2Q1Q0=1001 时, C=1) 保持(C=0) 8421BCD 加法计数

× 0 1 1 1

74LS160

↑ × ×

T8 图



1 1

试用两片 74LS160 和必要的逻辑门,设计一个同步十二进制加法计数器。要求计数序列如下: 01→02→03→04→05→06→07→08→09→10→11→12→01→? ? ? 注:以上计数序列按十进制数描述,其十位、个位分别对应一组 8421BCD 代码。

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